www.mjjq.net > vErilog小程序语法问题求解%%时钟管脚设置问题

vErilog小程序语法问题求解%%时钟管脚设置问题

你在你引脚声明的下面加上这句话 NET "cp" CLOCK_DEDICATED_ROUTE = FALSE; 因为这是时序约束造成的。 最后的样子是下面: NET "cp" CLOCK_DEDICATED_ROUTE = FALSE; NET "cp" LOC = B18; NET "din" LOC = G18; NET "dout[0]" LOC = J14; NET "d...

parameter n=8'h01; reg [3:0] t; always@(posedge clk) begin if(addr==1'b1) t = n[3:0]; //修改处,取出n的后三位, else if(addr==1'b0) t = n[7:4]; //修改处,取出前三位 end assign num=t; 楼主大部分写的都没错,稍加修改即可

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