www.mjjq.net > vErilog小程序语法问题求解%%时钟管脚设置问题

vErilog小程序语法问题求解%%时钟管脚设置问题

你在你引脚声明的下面加上这句话 NET "cp" CLOCK_DEDICATED_ROUTE = FALSE; 因为这是时序约束造成的。 最后的样子是下面: NET "cp" CLOCK_DEDICATED_ROUTE = FALSE; NET "cp" LOC = B18; NET "din" LOC = G18; NET "dout[0]" LOC = J14; NET "d...

额,你这是把verliog当成C语言在写啊,语法完全错误 red,green,yellow,light_out都没有值, 怎么会有输出呢,没输出当然没波形

我验证了的,你的程序语法没有错误,你自己看一下,是否是工程有问题。

没咋看懂你的程序,感觉状态机有点乱,电路中还是尽量不要有latch,而且代码应该规范点。发一个我写的吧,程序不好,将就看看,希望对你有帮助 module test( clk, rst_n, R, L, I ); input clk; input rst_n; input [2:0] I;// output [2:0] R; ...

我也想知道…………

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